Digital design engineer | Verilog | šance i pro absolventy Brno

Volná místa Brno Volná místa informační technologie Brno

Popis pracovní pozice

Požadujeme

* min. bakalářský titul se zaměřením na IT nebo elektrotechniku
* znalost práce s Verilog, System Verilog nebo VHDL
* angličtina na komunikativní úrovni - spolupráce s kolegy ze zahraničí

* ideálně zkušenost s vývojem FPGA, ASIC nebo ASSP

Nabízíme

* 5 týdnů dovolené
* 3 sick days
* roční bonus
* volná pracovní doba
* kratší pracovní týden
* možnost občasného home office (max. 2 dny v týdnu)
* benefitní program
* příspěvek na dopravu
* odborné školení nebo výuka angličtiny
* příspěvek na penzijní připojištění
* firemní akce

Náplň práce

Máš již zkušenosti s návrhem elektronických systémů ve Verilogu?
Nebo jsi čerstvý absolvent VŠ se zaměřením na IT nebo elektrotechniku hledající první pracovní uplatnění?

V Brně rozšiřujeme tým a máme místo pro ostříleného borce, ale i čerstvého absolventa!

U nás dostanete příležitost připojit se k menšímu sedmičlennému týmu, který se podílí na vývoji inteligentních technologií využitelné například pro zvýšení bezpečnosti a elektrifikaci aut nebo automatizaci průmyslových odvětví.

Jak bude vypadat pracovní náplň:

* zapisování digitální části periferií v jazyce System Verilog
* kontrolování kvality kódu a zlepšení testovatelnosti návrhu
* definice technických specifikací IP pro digitální část nových periferií
* implementace DFT a ATPG